Dom > Razstava > Vsebine

Sistem na čipu (SoC) Preverjanje dizajna

Mar 08, 2019

Čipi se preverijo za logično pravilnost, preden se pošljejo v livarno polprevodnikov. Ta proces se imenuje funkcionalna verifikacija in predstavlja pomemben del časa in energije, porabljene v življenjskem ciklu zasnove čipov, ki se pogosto navaja kot 70%. Z naraščajočo kompleksnostjo čipov se uporabljajo jeziki za preverjanje strojne opreme, kot so SystemVerilog, SystemC, e in OpenVera. O napakah v fazi preverjanja se poroča oblikovalcu.


Tradicionalno so inženirji uporabljali simulacijsko pospeševanje, emulacijo ali izdelavo prototipov na reprogramabilni strojni opremi za preverjanje in odpravljanje napak v strojni in programski opremi za izdelavo SoC pred dokončanjem zasnove, znane kot trak-out. FPGA (FPGA), ki jih je mogoče programirati na terenu, imajo prednost pri izdelavi prototipov sistemov na čipu, ker so prototipi FPGA reprogramabilni, omogočajo odpravljanje napak in so bolj prilagodljivi kot aplikacijska integrirana vezja (ASIC).


Z visoko zmogljivostjo in hitrim časom prevajanja so simulacijski pospešek in emulacija močne tehnologije, ki zagotavljajo široko vidljivost v sistemih. Obe tehnologiji pa delujejo počasi, po vrstnem redu MHz, kar je lahko bistveno počasnejše - do 100-krat počasnejše - od obratovalne frekvence SoC. Polja za pospeševanje in emulacijo so prav tako zelo velika in draga na več kot 1 milijon dolarjev.


Prototipi FPGA, nasprotno, uporabljajo FPGA neposredno, da omogočijo inženirjem, da potrdijo in preskusijo, ali blizu, polni delovni frekvenci sistema z draženjem v resničnem svetu. Orodja, kot je Certus, se uporabljajo za vstavljanje sond v FPGA RTL, ki omogočajo opazovanje signalov. To se uporablja za razhroščevanje interakcij strojne opreme, strojne programske opreme in programske opreme v več FPGA z zmogljivostmi, podobnimi logičnim analizatorjem.


Vzporedno se elementi strojne opreme združujejo in prenašajo skozi proces logične sinteze, v katerem se uporabljajo omejitve zmogljivosti, kot so operativna frekvenca in pričakovane zamude signalov. To ustvari izhod, ki je znan kot seznam, ki opisuje zasnovo kot fizični krog in njegove medsebojne povezave. Ti netlisti so kombinirani z logiko lepila, ki povezuje komponente, da se pripravi shematski opis SoC kot vezje, ki se lahko natisne na čip. Ta postopek je znan kot kraj in pot in pred nalaganjem traku, če so SoC-ji izdelani kot aplikacijska integrirana vezja (ASIC).