Dom > Novice > Vsebine

BT81X (815/6) Napredni EVE grafični pogon Paralelni vmesnik RGB

May 09, 2019

Vzporedni vmesnik RGB je sestavljen iz 29 signalov - DISP, PCLK, VSYNC, HSYNC, DE, 8 signalov za R,
G in B.
Niz registrov RGB konfigurira delovanje in časovne parametre LCD-ja.
REG_PCLK je delitelj PCLK. Privzeta vrednost je 0, kar pomeni, da je izhod PCLK onemogočen. Kdaj
REG_PCLK ni nič 0 (1-1023), frekvenco PCLK lahko izračunamo kot:
Frekvenca PCLK = frekvenca sistemske ure / REG_PCLK
Frekvenca ure sistema BT815 / 6 se lahko programira. Nekatere možne frekvence PCLK, ki
Podpora BT815 / 6 je navedena v tabeli 4-11.
image

REG_PCLK_POL definira polarnost ure, z 0 za pozitivni aktivni rob ure in 1 za negativno uro
rob.
REG_CSPREAD nadzoruje prehod signalov RGB glede na aktivno uro roba PCLK. Kdaj
REG_CSPREAD = 0, R [7: 0], G [7: 0] in B [7: 0] se spreminjajo po aktivnem robu PCLK. Kdaj
REG_CSPREAD = 1, R [7: 0] pozneje spremeni uro PCLK in pozneje B [7: 0] ura PCLK, kar pomaga zmanjšati uro PCLK.
hrup preklapljanja.
REG_DITHER omogoči barvanje. Ta možnost izboljša izgled poltonov na zaslonih.
Notranji grafični motor izračuna barvne vrednosti pri 8 bitni natančnosti; barva LCD
pri nižji natančnosti zadostuje.
REG_OUTBITS poda bitno širino vsakega barvnega kanala; privzeta vrednost je 8/8/8 bitov za vsako R / G / B barvo.
Nižja vrednost pomeni, da se za vsak kanal oddaja manj bitov, kar omogoča dviganje zvoka na nižje natančnem LCD zaslonu
prikaže.
REG_SWIZZLE nadzoruje razporeditev izhodnih barvnih čepov, da pomaga PCB poti različne LCD
plošče. Bit 0 registra povzroči, da se zaporedje bitov v vsakem barvnem kanalu obrne.
Bita 1-3 nadzorujejo vrstni red RGB. Nastavitev Bit 1 povzroči zamenjavo R in B kanalov. Nastavitev Bit 3 omogoča
rotacija, ki jo želite omogočiti. Če je bit 3 nastavljen, se (R, G, B) obrne desno, če je bit 2 en, ali levo, če je bit 2 nič.

image

image

REG_HCYCLE, REG_HSIZE, REG_HOFFSET, REG_HSYNC0 in REG_HSYNC1 določajo vodoravni zaslon LCD
časa. Vsak register ima 12 bitov, ki omogočajo programirljivo območje 0-4095 ciklov PCLK. REG_VCYCLE,
REG_VSIZE, REG_VOFFSET, REG_VSYNC0 in REG_VSYNC1 definirajo navpične ure LCD. Vsak
register ima 12 bitov, ki omogočajo programabilno območje 0-4095 vrstic.

image

image

image