Dom > Novice > Vsebine

Oblika zasnove za CMOS analogno vezje

Jan 20, 2018

Uresničevanje sodobnega CMOS-tehnološkega sistema je vse bolj zapleteno, hitreje in hitreje deluje, delovna napetost pa je vse bolj nizka, medtem ko zmanjšanje velikosti naprave shrani območje čipa, zmanjša porabo energije, izboljša notranjo hitrost, a različen modul preusmeri in načrtovanje postavitve ne idealne, močno omejuje hitrosti in natančnosti sistema, zato je postavitev načrta pomemben vidik oblikovanja analognega vezja analognega vezja, obstajata dve principi: zmanjšanje površine čipa in vpliv na parazitske komponente na uspešnost vezja je padla na najnižjo vrednost v tem dokumentu, ki v glavnem uvaja analogne tranzistorje in simetrično interdigitalno vezje. Kratek opis izvedbe upora in kondenzatorja ter izvedite medsebojno povezavo.


1 krogotok enot CMOS z uporabo zložljive metode

Obstaja parazitska odpornost in kapacitivnost v dejanskem MOS vezju. Ta vrsta parazitskega parametra v glavnem določa obliko vrat. Ker je območje vrat določeno z načrtovanjem vezja, je nemogoče nastaviti postavitveno enoto za zmanjšanje kapacitivnosti vrat v napravi, vendar pa lahko zmanjšamo še kakšno drugo parazitsko kapacitivnost z nastavitvijo nastavljene oblike naprave, kot je npr. PN stikalna kapacitivnost. Za analogna integrirana vezja, zaradi velikega vpliva velikosti vozliščne kapacitivnosti dinamične zmogljivosti tokokroga, vzporedna tranzistorska struktura, MOS cev z enako dolžino širine, sprejema strukturo skupnega vira in odtočne regije, je močno zmanjšala skupno površino vira in odtočnih območij, s čimer se hkrati zmanjša kapacitivnost vozlišča. Zmanjšan vir naprave MOS in izpustni PN stikalni kapacitivni pol, ki izboljša dinamične lastnosti vezja.

1.png


Po izkušnjah z uporabo zložene MOS cevi je treba izbrati širino vsakega prstnega tranzistorja, da zagotovite, da je odpornost tranzistorja na vratu manjša od recipročne transverzalnosti. V aplikacijah nizke ravni hrupa mora biti odpornost vrat 1 / gm, od 1/5 do 1/10, število paralelnih MOS-cevi pa tudi število interdigitov, ki se določi s širino kanala W naprave in kanala širina cevi MOS majhne velikosti, ki ustreza vsakemu interdigitalu. Poleg tega, da razmišljamo o optimizaciji zmogljivosti ene same naprave, mora razmerje malih velikosti MOS cevi upoštevati tudi območje, ki ga zasedajo vse vzporedne naprave, zahteve postavitve postavitve in vpliv procesne disperzije.


Ko je interdigitalna struktura sprejeta, ima različni indeks vilic drugačen vpliv na zmogljivost tokokroga. Naslednji trije preostali prsti in 4 premeščene strukture naprave so primeri za ponazoritev podobnosti in razlik med neparnimi in enakimi interdigitami. Kot je prikazano na sliki 2.

2.png


Nenaravna oštevilčena struktura naprave je enaka na območju območja puščanja vira, to je iste kapacitivnosti vira in odvodnega kondenzatorja. Za strukturo naprave s številčnim številčnim prstom število območij puščanja vira ni enako, razlika med njima pa je aktivna regija. Zato je celotna površina vira in odtok drugačna, zato je tudi ustrezna kapacitivnost drugačna. Pri načrtovanju postavitve moramo upoštevati, kateri pol je občutljiv na kapacitivnost in nato zmanjša površino ustreznega pola. Manjša je površina, manjša je kapacitivnost.


Iz zgornje analize je treba pri načrtovanju interdigitalnega tranzistorja, kolikor je mogoče, uporabiti čudno interdigitalno metodo s tranzistorjem v množico vzporednih prstnih tranzistorjev, čeprav ima prednosti zmanjšanja odpornosti vrat, a znatno povečuje kapacitivnost okoli vira in odtočne regije. Za lažje število zložljivih (indeks vilic je N), obodna kapacitivnost območja izpusta vira:

3.png

E je dolžina območja puščanja, W je širina spremenljivka, in Cjsw je stranski steni kapacitivnosti dolžine enote.


Najdemo ga iz zgornje oblike: če je W cevi MOS zanesljiv, da bi zmanjšali kapaciteto Cp okoli območja puščanja vira, mora biti N in E veliko daleč od vrednosti W. V praksi pa bo včasih to načelo v nasprotju z zmanjšanjem razmerja med šumom vrat in ustrezno metodo je treba sprejeti v skladu s praktično uporabo.


2 Napaka in neujemanje cevi MOS

Električne lastnosti enakih naprav po zaključku postopka in lastnosti materiala ter parazitskih učinkov niso popolnoma enake. Zato je treba posamezne naprave in zasnovo postavitve v celoti upoštevati pri nepravilnostih in napakah z zasnovo postavitve, da bi se izognili ali zmanjšali napako neusklajenosti in slika 3 (a) v diferencialnem paru kot primer, slika 3 (b) dve MOS z drugačno smerjo cevi, enostavno z ionsko implantacijo anizotropno geometrijsko popačenje zaradi neusklajenosti. Razporeditev, prikazana na sliki 3 (d), je skupna izvorna struktura. Ko pride senca, ki jo ustvarja kot vbrizgavanja, se nahaja v odtočnem prostoru, druga pa v izvornem območju, zaradi česar dve MOS-cevi ne sovpadata. Slika 3 (c) je dobra simetrija.

4.png

V dejanski postavitvi navadno cev običajno dodamo na obe strani s sliko 3 (d), da povečamo simetrijo, kot je prikazano na sliki 4.

5.png

Pomembno je v smeri črte v simulaciji vezja CMOS, kot kaže slika 5 (a), po strani M1 je prosta kovinska črta, kar zmanjša simetrijo, kar povzroči večjo neskladje med M1 in M2 , da bi zmanjšali vpliv okolja, poleg simetrije M2 postavite enako žico (ali obešeno), kot je prikazano na sliki 5 (b), da bi se izognili neusklajnemu učinku cevi MOS v isti smeri, kot je prikazano na sliki 6, lahko vzame navzkrižno dopolnilno načelo, vsako MOS cev in MOS cev v parno število, nato navzkrižno postavljeno, realizacijo "koncentrične postavitve". To omogoča ujemanje med M1 in M2. Toda ob upoštevanju vodilnega faktorja bodo ožičenje bolj zapletene in težave pri ožičeni simetriji bodo večje. Zato bo ta oblika sprejeta samo v vhodnem pristanišču visoko natančnega operacijskega ojačevalnika.

6.png

7.png


3 Ujemanje odpornosti in kapacitivnost ujemanje

Ustrezna stopnja polikristalne odpornosti je funkcija geometrijske velikosti. Večina pravil za postavitev naprave MOS velja tudi za odpornost. Odpornost dolgih in širokih razsežnosti, ki je strogo opredeljena, mora biti sestavljena iz enake upornosti v zaporedju ali vzporedno (z isto smerjo). Pri načrtovanju konstrukcije s proporcionalno upornostjo so električne karakteristike vezja v glavnem povezane s proporcionalno natančnostjo, vendar ima šibko funkcijsko razmerje z absolutno natančnostjo ene upornosti. Pri načrtovanju postavitve ti sorazmerni upori pogosto uporabljajo matrično povezovalno strukturo za zmanjšanje napake sorazmernosti.


Pri visoko preciznih tokokrogih mora postavitev kondenzatorja upoštevati zgornja načela tranzistorjev in uporov. Napaka kapacitivnosti izhaja predvsem iz napake območja in debeline dielektrične plasti. Torej je podoben proporcionalnemu uporu. Ko je vsaka majhna kapacitivnost nastala zaradi napake procesa, lahko delež kapacitivnosti ostane nespremenjen.


4 Načrt ožičenja izklopne sklopke

Kapaciteta med signalnimi linijami lahko tvori učinek sklopke. Naslednja dva primera imajo nastanek kapacitivnosti:

(1) se obe signalni liniji prekrivata v različnih slojih, da se tvorita prekrivajoči kondenzatorji.

(2) sta dve signalni liniji vzporedni z isto plastjo, ki tvorita vzporedno kapacitivnost.

Zmanjšanje prekrivne kapacitivnosti in vzporedne kapacitivnosti je mogoče zmanjšati z zmanjšanjem območja prekrivanja in vzporedne dolžine med vodniki ter povezavo vodnika z ozemljenim ali fiksnim potencialom med dvema vzporednima vodnikom, da bi zaščitili preslušavanje med njimi.


Odporni učinek električnega voda povzroča tudi priklop, zaradi česar je napetost nestabilna in tvori hrup, moč vodov pa se lahko skrajša ali poveča, da se zmanjša odpornost.